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Intel在其發布的《45nm High-k+Metal Gate Strain-Enhanced Transistors》中對Gate-last和Gate-first的工步區別對比
 

說明：Gate-last是用於製作 "金屬柵極" 結構的一種Technology技術，這種技術的特點是在對矽片進行 Source/Drain Ion Implantation 操作以及隨後的高溫退火工步完成之後，再形成 "金屬柵極"；與此相對的是 Gate-firstTechnology，這種Technology的特點是在對矽片進行 Source/Drain Ion Implantation 操作以及隨後的退火工步完成之前便生成金屬柵極。

Intel 是 Gate-last Technology 的堅決擁護者，從45nm HKMG製程起便一直在採用這種技術；而IBM/AMD/Gloubalfoudries 則堅決固守 Gate-first Technology；台積電則過去支持 Gate-first，最近表態支持 Gate-last Technology。


去年夏季，一直走Gate-first Technology路線的台積電公司忽然作了一個驚人的決定：他們將在其28nm HKMG柵極結構製程技術中採用Gate-last Technology。不過據台積電負責技術研發的高級副總裁蔣尚義表示，台積電此番作出這種決定是要“以史為鑑”。以下，便讓我們在蔣尚義的介紹中，了解台積電28nm HKMG Gate-last Technology推出的背景及其有關的實現計劃。

控制Vt門限電壓--台積電轉向 Gate-last Technology 的起因：
據蔣尚義介紹，20年前，半導體產業也同樣面臨類似的難題，當時的半導體廠商計劃在NMOS/PMOS管中統一採用N+摻雜的多晶矽(Polysilicon) 材料來製作柵極，不過“廠商們發現當在PMOS管中採用這種柵極材料之後，管子的性能表現並不好，管子的Vt電壓很難降低到理想的水平。為此，有部分廠商試圖往PMOS管的溝道中摻雜補償性的 ​​雜質材料，以達到控制Vt的目的。不過此舉又帶來了很多副作用，比如加劇了短溝道效應對管子性能的影響能力。” 他繼續介紹稱，“ 和20年前一樣，我們現在又遇到瞭如何控制Vt（管子門限電壓）的難題。 ”，如今的 Gate-first+HKMG Technology 同樣存在很難控制管子Vt電壓的問題。儘管廠商可以在管子的上覆層（capping layer）上想辦法對這種缺陷進行補償，不過蔣尚義稱這種方案“其複雜和困難程度相當高”。

如何保證由Gate-first 轉向 Gate-last Technology 的管芯密度不變：
不過，要從傳統的Gate-first Technology 轉換到 Gate-last Technology，不僅需要芯片代工廠商對工序和製造Technology進行調整，還需要電路的設計方對電路的Layout設計進行較大的調整，唯此才能在轉換Technology後保持產品的管芯密度不變。而台積電則表示他們已經在於客戶商討如何調整電路設計方案，以適應Gate-lastTechnology的要求等事宜。蔣尚義表示：“ Gate-last Technology當然也存在一些局限性。比如這種Technology製出的管子結構很難實現平整化。不過如果設計方的Layout團隊能夠在電路設計方面做出一些改動，那麼就可以克服這個問題，使Gate-last Technology製作出來的芯片的管芯密度與Gate-first Technology相近。總之如果要改用Gate-last Technology，要想生產出優質芯片，代工方和設計方都要費些心思。” 目前台積電的設計服務團隊正與大客戶的電路設計Layout 團隊一起合作解決這些問題。蔣尚義表示在台積電和客戶的積極合作之下，採用Gate-last Technology製作出來的芯片管芯密度完全可以達到Gate-first Technology的水平：“有的客戶一開始的時候抱怨連連，曾一度表示如果採用這種新Technology，那麼產品的管芯密度很難與Gate-first保持一致，不過經過我們多次面對面的商談討論，客戶們已經完全接受了這種新的Technology。”

Gate-last Technology 的邊緣效應：
另外，據蔣尚義介紹，台積電的Gate-last Technology 不僅解決了主要問題，而且還可以為 PMOS管溝道提供額外的矽應變力（其原理與Intel HKMG Gate-last Technology 能為 PMOS管溝道提供額外矽應變力的原理是相同的）。應變矽的分類：從作用面積大小可區分為局部應變(local strain) 與全面應變(global strain)，其中施加的應力(stress) 種類可包含伸張應變(tensile strain) 與壓縮應變(compressive strain)，若只考慮IC 製造的前段製程，應變方式主要可分為基板應變基礎(substrate-strain based) 與製程應變基礎(process-induced strain based) 二個系統。


台積電的28nm製程實施計劃：

按早先發布的消息，台積電今年將啟用三種不同的 28nm 製程 Technology 技術，這三種製程 Technology 分別是：1-“低功耗氮氧化矽柵極絕緣層（SiON）Technology”（代號28LP）；2-"High-K+金屬柵極（HKMG）高性能Technology“（代號28HP）；3-”低功耗型HKMGTechnology“（代號28HPL）。請注意只有後兩種 Technology - 28HP & 28HPL 中才採用了 Gate-last Technology。其中28LP製程技術台積電此前曾多次宣稱會在明年第二季度開始投產，這種Technology的特徵是柵極採用傳統的 ｢氮氧化矽電介質 + 多晶矽柵極｣進行製造，製造成本較低，實現較為簡單，主要用於手機和各種移動應用。據介紹，台積電計劃今年中期推出首款28nm製程，這種製程中的柵極絕緣層將採用 SiON 材料製作（對應上面的28LP製程）。蔣尚義表示：“在28nm製程節點，我們的 SiON 柵極絕緣層技術將被推向極致。此後我們可能不會繼續應用 SiON 材料製作柵極絕緣層，而會改變製作絕緣層的材料。 ”他表示 SiON 製程在成本方面的優勢更為明顯，並且非常適合那些對管子的漏電量並不十分敏感的應用場合；而對管子漏電量要求較高的客戶則可以選擇28nm high-k 柵極絕緣層技術來製作自己的產品。(參考資料)

Source: http://www.cnbeta.com/articles/104719.htm